Q.
반도체에서 5nm, 3nm 등 반도체 공정의 물리적 한계점은 몇 nm 로 보고 있나요??
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Q.
반도체에서 5nm, 3nm 등 반도체 공정의 물리적 한계점은 몇 nm 로 보고 있나요??
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이게 숫자만 보면 아직 더 줄일 수 있을 것 같지만, 물리적으로 보면 2nm 전후가 거의 한계로 많이 이야기됩니다. 그 아래로 가면 트랜지스터 크기가 원자 몇 개 수준이라 전자가 새는 문제(누설 전류)가 심해지고, 더 이상 스위치처럼 깔끔하게 동작을 안 하거든요. 그래서 요즘 nm 숫자는 실제 길이라기보단 기술 세대 이름에 가깝고, 앞으로는 크기 줄이기보다는 구조 바꾸기나 소재 바꾸는 쪽으로 발전하지 않을까 싶어요.
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현재 가장 앞선 최소 nm 반도체 공정의 경우, 인텔사에서 18옹스트롬(1.8nm) 공정을 실제 제품 적용 준비중이라고 알고 있습니다. 또한 삼성가 TSMC는 20 옹스트롬(2nm)공정을 소화해 낼 수 있는 능력이 있다고 알고 있고요.
이런 발표가 난 시점이 꽤 되었지만 현재까지 보면 20옹스트롬(2nm)정도가 최소 한계일 수 있다고 보는 시각이 대다수가 아닐까 하는 개인적인 생각을 해봅니다.
이런 여러가지 상황을 고려해 봤을 때 개인적인 생각으로는,
18이하의 옹스트롬 수치와 단위로 내려가게 되면, 반도체의 미세 트렌지스터에 "양자 터널링"현상이 발생할 수 있는 가능성이 매우 높아진다고 합니다.
전기 신호에 의한 전자의 차단과 이동이 의도 된 대로 정확하게 이루어져야 연산이 이루어지는데, 전자가 의도치 않은 상황에서 트랜지스터의 산화막을 통과하는 '양자 터널링' 현상이 제멋대로 일어난다면 그 반도체는 효용성이 없는 것이라고 봅니다.
따라서 반도체의 전성비와 성능 향상과 소형화를 위해서 무작정 트랜지스터 극미세화를 추진할 수 없는 이유이기도 합니다.
물론, 서치를 해보고 인공지능을 활용하여 찾아보니 TFET (Tunnel Field Effect Transistor)방식으로 터널링 현상을 활용하여 오히려 스위칭에 활용할 수 있는 방식도 연구되고 있고, NCFET (Negative Capacitance FET) 방식으로 전압 효율을 높여 누설 전류 억제하는 방식이나 그 외 여러가지 방식이 있기는 하나, 그런 방식으로 옹스트롬 단위의 미세한 사이즈로 계속 줄여나갈 수는 없다는 것이 현실이라고 생각합니다.
따라서 양자컴퓨터가 상용화 되더라도 양자컴과 기존 폰 노이반 방식의 컴퓨팅과 하이브리드 형태가 유지될 가능성과 함께, 현재 컴퓨터의 반도체 성능 향상과 전성비 개선 등에 트랜지스트 극미세화로만 갈 수 없는 상황에서, 새로운 물리학 기반 소자를 개발하여 전환할 수 있는 연구도 진행되고 있다고 합니다.
당분간은 2nm 정도와 18옹스트롬 크기로 유지를 하며 성능 개선과 전성비 등을 감안한 반도체가 지배할 수 있지 않을까 하면서 그 와중에 양자컴 하이브리드 흐름으로 반도체의 새로운 소자 개발 및 신 기술이 접목될 여지도 충분히 있다고 생각이 됩니다.
또한 지켜봐야 할 부분이, 뉴로모픽 컴퓨팅이라는 획기적인 방식으로 연산 및 컴퓨팅이 될 수 있는 분야도 있으니 연구 개발에 상당한 시간이 소요된다고 해도 같이 지켜봐야 할 부분이라고 생각합니다.
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제가 찾은 결과를 알려드릴게요!!!! 숫자로 딱 잘라 말하면 실리콘 기반 CMOS 반도체에서의 물리적 한계는 대략 12nm 수준으로 보는 견해가 가장 많습니다 다만 여기서 중요한 건 5nm 3nm 같은 공정명이 실제 트랜지스터 치수와 1대1로 대응하지 않는다는 점입니다 이미 10nm 이후부터는 마케팅 네이밍에 가깝고 실제 게이트 길이는 20nm 안팎인 경우도 많습니다 진짜 물리적 한계는 전자가 양자 터널링으로 새기 시작하는 지점과 원자 크기입니다 실리콘 원자 하나의 지름이 약 0.24nm인데 채널 폭이 몇 개 원자 수준으로 줄어들면 전류를 스위치처럼 껐다 켜는 개념 자체가 무너집니다 이 때문에 3nm 이하에서는 누설 전류 발열 변동성이 급격히 커지고 기존 구조로는 제어가 거의 불가능해집니다 그래서 업계는 nm를 더 줄이는 것보다 구조를 바꾸는 방향으로 가고 있습니다 핀펫에서 GAA 나노시트로 넘어간 것도 그 흐름이고 향후에는 CFET 2D 반도체 적층 칩렛 패키징이 주력입니다 정리하면 공정 숫자는 더 내려갈 수 있어도 실리콘 트랜지스터 자체의 물리적 한계는 12nm 근처이고 그 이후 성능 향상은 미세화가 아니라 구조와 재료 패키징에서 나올 가능성이 높습니다
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